0.35um 3.3V/5V Process
0.35um 3.3V/5V embedded Logic NVM Process
0.35um 3.3V/5V embedded Logic NVM Process
この製造プロセスはDual GOXプロセスを用いており、3.3Vと5Vのロジック製品に対応しています。また、高い抵抗のPoly2、PIPコンデンサ及びBipolarを組み合わせることで、アナログ信号の設計を実現しました。この製造プロセスはYMCから提供される3.3V MTP NVM IPと組み合わせ、マスクと製造プロセスのコストが増え続ける状況において、お客様に組み込み型NVMをご利用いただけるようにしています。YMCが提供するNVM IPは(1) EEPROM (2) Flash (3) MTPで、かつIP Memory Densityを256 X 8 bits から16K X16 bitsまで完全に揃えています。この製造プロセスはMicrocontroller Unit (MCU)で大量に使用されています。デジタル回路設計を簡単にするために、当社は3.3Vと5V Standard Cell Libraryも提供しており、同時に3.3V SRAM compiler サービスも提供しています。
Design Kits
| Design Kits | Vender | Tools / Version | |
|---|---|---|---|
| SPICE | - | HSIPCE | BSIM3V3 (L49) |
| Spectre SPICE | |||
| DRC | Mentor Graphics | Calibre | |
| LVS | Mentor Graphics | Calibre | |
| LPE | Mentor Graphics | Calibre | |
| Cell Library | - |
0.35um 3.3V Standard Cell / IO Cell Library |
|
| NVM IP |
YMC (MTP, Flash, EEPROM) |
Density 256 X 8 bits ~ 16K X 16 bits Byte Write / Byte Read Extra Low Read Voltage ~1.2V Endurance >100K |
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| SRAM | - |
0.35um 3.3V SRAM compiler (64 x 2bits ~ 4K x 8 bits) |
|
| Mismatch Report | - | 0.35um 3.3V mismatch report | |